Descreva em VHDL, simule no simulador logico e sintetize usando uma ferramenta
de CAD para FPGA :

1- Um multiplexador 8-1 de 16 bits.

2- Um demultiplexador 1-8 16bits.

3- Um somador carry look ahead de 4 bits usando componentes de somador de 1 bit

4- Um código que calcule o MDC para elementos de entrada de 4 bits.

5- Uma ULA de 8 bits com as seguintes operações:

- saída = A + B

- saída = A - B

- saída = A or B

- saída = A and B

- saída = A xor B

- saída = inv(A) inverte o valor de A

- saída = 0 (coloca zero na saída)

O trabalho deve ser entregue através de um arquivo único, compactado, contendo todos os códigos VHDL dos circuitos e dos respectivos testbenches. Esse arquivo deve ser enviado via email conforme as regras que estão na página de Avaliação.

A entrega de pelo menos 3 dos itens valerá o ponto de entrega.

A entrega dos 5 itens, FUNCIONANDO plenamente, valerá 5 pontos (1 da entrega mais 4 extras).